單項(xiàng)選擇題

VerilogHDL是由（）語(yǔ)言演化來(lái)的。

A.BASIC
B.C語(yǔ)言
C.PASCAL
D.VHDL

你可能感興趣的試題

單項(xiàng)選擇題

目前Verilog HDL被IEEE公布的標(biāo)準(zhǔn)是（）。

A.IEEE STD1076-1987
B.IEEE#1064-1995
C.IEEE。STD_LOGIC_1164
D.IEEESTD1076-1993

在Verilog HDL中，結(jié)構(gòu)描述包括（）和（）兩種抽象級(jí)別。

答案：門(mén)級(jí)（GateLevel）；開(kāi)關(guān)級(jí)（Switch Level）