單項(xiàng)選擇題

Verilog HDL的功能描述是用來描述設(shè)計(jì)模塊的內(nèi)部結(jié)構(gòu)和模塊端口間的邏輯關(guān)系，通常把確定這些設(shè)計(jì)模塊描述的方法稱為（）。

A.綜合
B.仿真
C.建模
D.設(shè)計(jì)

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單項(xiàng)選擇題

在VerilogHDL模塊的I/O聲明中，用來聲明端口數(shù)據(jù)流動(dòng)方向的關(guān)鍵字包括（）。

A.input
B.output
C.inout
D.以上均可

單項(xiàng)選擇題

VerilogHDL是由（）語言演化來的。

A.BASIC
B.C語言
C.PASCAL
D.VHDL