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在Verilog HDL的并接操作運(yùn)算中,用符號(hào)”<<”實(shí)現(xiàn)對(duì)操作數(shù)的()操作。
A.邏輯右移
B.算術(shù)右移
C.邏輯左移
D.算術(shù)左移
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A.邏輯右移
B.算術(shù)右移
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D.算術(shù)左移
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在VerilogHDL的縮減操作運(yùn)算中,設(shè)A=8`b11010001,則”〡A”的運(yùn)算結(jié)果為()。
A.0
B.1
C.x
D.z
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