A.2,2 B.2、0 C.2,4 D.2,1.5
A.數(shù)據(jù),存取周期,DRAM核心 B.數(shù)據(jù),時鐘,SRAM核心 C.數(shù)據(jù)、時鐘、DRAM核心 D.地址,時鐘,DRAM核心
DDR SDRAM每個時鐘周期內(nèi)只能通過總線傳輸()次數(shù)據(jù)。而DDRII SDRAM則可以傳送()次數(shù)據(jù)。
A.2,6 B.4,6 C.2,4 D.4,8