單項(xiàng)選擇題

在VHDL的端口聲明語(yǔ)句中，用（）聲明端口為輸出方向。

A..IN
B..OUT
C..INOUT
D..BUFFER

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單項(xiàng)選擇題

在VHDL的端口聲明語(yǔ)句中，用（）聲明端口為輸入方向。

A..IN
B..OUT
C..INOUT
D..BUFFER

單項(xiàng)選擇題

一個(gè)能為VHDL綜合器接受，并能作為一個(gè)獨(dú)立的設(shè)計(jì)單元的完整的VHDL程序稱為（）。

A.設(shè)計(jì)輸入
B.設(shè)計(jì)輸出
C.設(shè)計(jì)實(shí)體
D.設(shè)計(jì)結(jié)構(gòu)