單項(xiàng)選擇題

對(duì)于VHDL以下幾種說(shuō)法錯(cuò)誤的是（）

A.VHDL程序中是區(qū)分大小寫(xiě)的。
B.一個(gè)完整的VHDL程序總是由庫(kù)說(shuō)明部分、實(shí)體和結(jié)構(gòu)體等三部分構(gòu)成
C.VHDL程序中的實(shí)體部分是對(duì)元件和外部電路之間的接口進(jìn)行的描述，可以看成是定義元件的引腳
D.結(jié)構(gòu)體是描述元件內(nèi)部的結(jié)構(gòu)和邏輯功能

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