A.時序電路中兩個相同的狀態(tài)叫等價狀態(tài) B.時序電路中的兩個等價狀態(tài)在相同的輸入下輸出相同,但次態(tài)不同 C.時序電路中的兩個等價狀態(tài)在相同的輸入下輸出相同,次態(tài)也相同 D.時序電路中的兩個等價狀態(tài)在相同的輸入下輸出不同,但次態(tài)相同
A.二進制 B.八進制 C.十進制 D.十六進制
A.VHDL程序中是區(qū)分大小寫的。 B.一個完整的VHDL程序總是由庫說明部分、實體和結(jié)構(gòu)體等三部分構(gòu)成 C.VHDL程序中的實體部分是對元件和外部電路之間的接口進行的描述,可以看成是定義元件的引腳 D.結(jié)構(gòu)體是描述元件內(nèi)部的結(jié)構(gòu)和邏輯功能